避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。

 

利用盲埋孔(blind/buried via)來增加走線面積。但是 PCB 板的制作成本會(huì)增加。 在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。

除此以外，可以預(yù)留差分端接和共模端接，以緩和對(duì)時(shí)序與信號(hào)完整性的影響。

 

23、模擬電源處的濾波經(jīng)常是用 LC 電路。但是為什么有時(shí) LC 比 RC 濾波效果差？

LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如 RC。但是，使用 RC 濾波要付出的代價(jià)是電阻本身會(huì)耗能，效率較差，且要注意所選電阻能承受的功率。

 

24、濾波時(shí)選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如 果 LC 的輸出端會(huì)有機(jī)會(huì)需要瞬間輸出大電流，則電感值太大會(huì)阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì)較大。而電容的ESR/ESL 也會(huì)有影響。 另外，如果這 LC 是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此 LC 所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對(duì)負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

 

25、如何盡可能的達(dá)到 EMC 要求，又不致造成太大的成本壓力？

PCB 板上會(huì)因 EMC 而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了 ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個(gè)系統(tǒng)通過 EMC的要求。以下僅就 PCB 板的設(shè)計(jì)技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。

 

盡可能選用信號(hào)斜率(slew rate)較慢的器件，以降低信號(hào)所產(chǎn)生的高頻成分。

注意高頻器件擺放的位置，不要太靠近對(duì)外的連接器。

 

注意高速信號(hào)的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。

 

在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。

對(duì)外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到 chassis ground。

 

可適當(dāng)運(yùn)用 ground guard/shunt traces 在一些特別高速的信號(hào)旁。但要注意 guard/shunt traces 對(duì)走線特性阻抗的影響。

 

電源層比地層內(nèi)縮 20H，H 為電源層與地層之間的距離。

 

26、當(dāng)一塊 PCB 板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時(shí)會(huì)在電源和地產(chǎn)生噪聲，噪聲的大小跟信號(hào)的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號(hào)不交叉， 模擬的信號(hào)依然會(huì)被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。

 

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號(hào)走線相互不交叉的情況下，整個(gè) PCB板地不做分割，數(shù)/模地都連到這個(gè)地平面上。道理何在？

數(shù)模信號(hào)走線不能交叉的要求是因?yàn)樗俣壬钥斓臄?shù)字信號(hào)其返回電流路徑(return current path)會(huì)盡量沿著走線的下方附近的地流回?cái)?shù)字信號(hào)的源頭，若數(shù)模信號(hào)走線交叉，則返回電流所產(chǎn)生的噪聲便會(huì)出現(xiàn)在模擬電路區(qū)域內(nèi)。

 

28、在高速 PCB 設(shè)計(jì)原理圖設(shè)計(jì)時(shí)，如何考慮阻抗匹配問題？

在設(shè)計(jì)高速 PCB 電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。

 

29、哪里能提供比較準(zhǔn)確的 IBIS 模型庫？

IBIS 模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧?IBIS 可看成是實(shí)際芯片 I/O buffer 等效電路的電氣特性資料，一般可由 SPICE 模型轉(zhuǎn)換而得 (亦可采用測(cè)量， 但限制較多)，而 SPICE 的資料與芯片制造有絕對(duì)的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其 SPICE 的資料是不同的，進(jìn)而轉(zhuǎn)換后的 IBIS 模型內(nèi)之資料也會(huì)隨之而異。也就是說，如果用了 A 廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆]有其它人會(huì)比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的 IBIS 不準(zhǔn)確，只能不斷要求該廠商改進(jìn)才是根本解決之道。

 

30、在高速 PCB 設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去考慮 EMC、EMI 的規(guī)則呢？

一般 EMI/EMC 設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.一個(gè)好的EMI/EMC 設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置, PCB 迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會(huì)事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對(duì)外的連接器, 高速信號(hào)盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號(hào)之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號(hào)電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB 與外殼的接地點(diǎn)(chassis ground)。

 

31、如何選擇 EDA 工具？

目前的 pcb 設(shè)計(jì)軟件中，熱分析都不是強(qiáng)項(xiàng)，所以并不建議選用，其它的功能 1.3.4 可以選擇 PADS或 Cadence 性能價(jià)格比都不錯(cuò)。 PLD 的設(shè)計(jì)的初學(xué)者可以采用 PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計(jì)時(shí)可以選用單點(diǎn)工具。

 

32、請(qǐng)推薦一種適合于高速信號(hào)處理和傳輸?shù)?EDA 軟件。

常規(guī)的電路設(shè)計(jì)，INNOVEDA 的 PADS 就非常不錯(cuò)，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了 70%的應(yīng)用場(chǎng)合。在做高速電路設(shè)計(jì)，模擬和數(shù)字混合電路，采用 Cadence 的解決方案應(yīng)該屬于性能價(jià)格比較好的軟件，當(dāng)然 Mentor 的性能還是非常不錯(cuò)的，特別是它的設(shè)計(jì)流程管理方面應(yīng)該是最為優(yōu)秀的。

 

33、對(duì) PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

 

IC10.bottomoverlay----同理 multilayer-----如果你設(shè)計(jì)一個(gè) 4 層板，你放置一個(gè) free pad or via, 定義它作為multilay 那么它的 pad 就會(huì)自動(dòng)出現(xiàn)在 4 個(gè)層 上，如果你只定義它是 top layer, 那么它的 pad 就會(huì)只出現(xiàn)在頂層上。

 

34、2G 以上高頻 PCB 設(shè)計(jì)，走線,排版,應(yīng)重點(diǎn)注意哪些方面？

2G 以上高頻 PCB 屬于射頻電路設(shè)計(jì)，不在高速數(shù)字電路設(shè)計(jì)討論范圍內(nèi)。而 射 頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴季植季€都會(huì)造成分布效應(yīng)。而且，射頻電路設(shè)計(jì)一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實(shí)現(xiàn)，因此要求 EDA 工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專門的 RF 設(shè)計(jì)模塊，能夠滿足這些要求。而且，一般射頻設(shè)計(jì)要求有專門射頻電路分析工具，業(yè)界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

 

35、2G 以上高頻 PCB 設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則?

射頻微帶線設(shè)計(jì)，需要用三維場(chǎng)分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在這個(gè)場(chǎng)提取工具中規(guī)定。

 

36、對(duì)于全數(shù)字信號(hào)的 PCB，板上有一個(gè) 80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動(dòng)能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？

確保時(shí)鐘的驅(qū)動(dòng)能力，不應(yīng)該通過保護(hù)實(shí)現(xiàn)，一般采用時(shí)鐘驅(qū)動(dòng)芯片。一般擔(dān)心時(shí)鐘驅(qū)動(dòng)能力，是因?yàn)槎鄠€(gè)時(shí)鐘負(fù)載造成。采用時(shí)鐘驅(qū)動(dòng)芯片，將一個(gè)時(shí)鐘信號(hào)變成幾個(gè)，采用點(diǎn)到點(diǎn)的連接。選擇驅(qū)動(dòng)芯片，除了保證與負(fù)載基本匹配，信號(hào)沿滿足要求（一般時(shí)鐘為沿有效信號(hào)），在計(jì)算系統(tǒng)時(shí)序時(shí)，要算上時(shí)鐘在驅(qū)動(dòng)芯片內(nèi)時(shí)延。

 

37、如果用單獨(dú)的時(shí)鐘信號(hào)板，一般采用什么樣的接口，來保證時(shí)鐘信號(hào)的傳輸受到的影響小？

時(shí)鐘信號(hào)越短，傳輸線效應(yīng)越小。采用單獨(dú)的時(shí)鐘信號(hào)板，會(huì)增加信號(hào)布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號(hào)。LVDS 信號(hào)可以滿足驅(qū)動(dòng)能力要求，不過您的時(shí)鐘不是太快，沒有必要。

 

38、27M,SDRAM 時(shí)鐘線（80M-90M），這些時(shí)鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因?yàn)樾盘?hào)占空比為 50%，因?yàn)檫@種情況下，信號(hào)沒有偶次諧波。這時(shí)需要修改一下信號(hào)占空比。此外，對(duì)于如果是單向的時(shí)鐘信號(hào)，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會(huì)影響時(shí)鐘沿速率。源端匹配值，可以采用下圖公式得到。

 

39、什么是走線的拓?fù)浼軜?gòu)？

Topology,有的也叫 routing order.對(duì)于多端口連接的網(wǎng)絡(luò)的布線次序。

 

40、怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號(hào)的完整性？

這種網(wǎng)絡(luò)信號(hào)方向比較復(fù)雜，因?yàn)閷?duì)單向，雙向信號(hào)，不同電平種類信號(hào)，拓樸影響都不一樣，很難說哪種拓樸對(duì)信號(hào)質(zhì)量有利。而且作前仿真時(shí)，采用何種拓樸對(duì)工程師要求很高，要求對(duì)電路原理，信號(hào)類型，甚至布線難度等都要了解。

 

41、怎樣通過安排迭層來減少 EMI 問題？

首先，EMI 要從系統(tǒng)考慮，單憑 PCB 無法解決問題。層疊對(duì) EMI 來講，我認(rèn)為主要是提供信號(hào)最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對(duì)抑制共模干擾有好處。

 

42、為何要鋪銅？

 

一般鋪銅有幾個(gè)方面原因。

 

１，EMC.對(duì)于大面積的地或電源鋪銅，會(huì)起到屏蔽作用，有些特殊地，如 PGND 起到防護(hù)作用。

 

２，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對(duì)于布線較少的PCB 板層鋪銅。

 

３，信號(hào)完整性要求，給高頻數(shù)字信號(hào)一個(gè)完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當(dāng)然還有散熱，特殊器件安裝要求鋪銅等等原因。

 

43、在一個(gè)系統(tǒng)中，包含了 dsp 和 pld，請(qǐng)問布線時(shí)要注意哪些問題呢？

看你的信號(hào)速率和布線長度的比值。如果信號(hào)在傳輸線上的時(shí)延和信號(hào)變化沿時(shí)間可比的話，就要考慮信號(hào)完整性問題。另外對(duì)于多個(gè) DSP，時(shí) 鐘 ，數(shù)據(jù) 信號(hào)走線拓普也會(huì)影響信號(hào)質(zhì)量和時(shí)序，需要關(guān)注。

 

44、除 protel 工具布線外，還有其他好的工具嗎？

至于工具，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長。

 

45、什么是“信號(hào)回流路徑”？

信號(hào)回流路徑,即 return current。高速數(shù)字信號(hào)在傳輸時(shí)，信號(hào)的流向是從驅(qū)動(dòng)器沿 PCB 傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動(dòng)器端。這個(gè)在地或電源上的返回信號(hào)就稱信號(hào)回流路徑。Dr.Johson 在他的書中解釋，高頻信號(hào)傳輸，實(shí)際上是對(duì)傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI 分析的就是這個(gè)圍場(chǎng)的電磁特性，以及他們之間的耦合。

 

46、如何對(duì)接插件進(jìn)行 SI 分析？

在 IBIS3.2 規(guī)范中，有關(guān)于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件（HYPERLYNX 或 IS_multiboard），建立多板系統(tǒng)時(shí)，輸入接插件的分布參數(shù)，一般從接插件手冊(cè)中得到。當(dāng)然這種方式會(huì)不夠精確，但只要在可接受范圍內(nèi)即可。

 

47、請(qǐng)問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極管匹配。

 

48、采用端接（匹配）的方式是由什么因素決定的？

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號(hào)占空比，系統(tǒng)功耗等。

 

49、采用端接（匹配）的方式有什么規(guī)則？

數(shù)字電路最關(guān)鍵的是時(shí)序問題，加匹配的目的是改善信號(hào)質(zhì)量，在判決時(shí)刻得到可以確定的信號(hào)。對(duì)于電平有效信號(hào)，在保證建立、保持時(shí)間的前提下，信號(hào)質(zhì)量穩(wěn)定；對(duì)延有效信號(hào)，在保證信號(hào)延單調(diào)性前提下，信號(hào)變化延速度滿足要求。Mentor ICX 產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對(duì) terminal 的講述，從電磁波原理上講述匹配對(duì)信號(hào)完整性的作用，可供參考。

 

50、能否利用器件的 IBIS 模型對(duì)器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路的板級(jí)和系統(tǒng)級(jí)仿真？

IBIS 模型是行為級(jí)模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他結(jié)構(gòu)級(jí)模型。

 

51、在數(shù)字和模擬并存的系統(tǒng)中，有 2 種處理方法，一個(gè)是數(shù)字地和模擬地分開，比如在地層，數(shù)字地是獨(dú)立地一塊，模擬地獨(dú)立一塊，單點(diǎn)用銅皮或 FB 磁珠連接，而電源不分開；另一種是模擬電源和數(shù)字電源分開用 FB 連接，而地是統(tǒng)一地地。請(qǐng)問李先生，這兩種方法效果是否一樣？

應(yīng)該說從原理上講是一樣的。因?yàn)殡娫春偷貙?duì)高頻信號(hào)是等效的。

區(qū)分模擬和數(shù)字部分的目的是為了抗干擾，主要是數(shù)字電路對(duì)模擬電路的干擾。但是，分割可能造成信號(hào)回流路徑不完整，影響數(shù)字信號(hào)的信號(hào)質(zhì)量，影響系統(tǒng) EMC 質(zhì)量。因此，無論分割哪個(gè)平面，要看這樣作，信號(hào)回流路徑是否被增大，回流信號(hào)對(duì)正常工作信號(hào)干擾有多大。現(xiàn)在也有一些混合設(shè)計(jì)，不分電源和地，在布局時(shí)，按照數(shù)字部分、模擬部分分開布局布線，避免出現(xiàn)跨區(qū)信號(hào)。

 

52、安規(guī)問題：FCC、EMC 的具體含義是什么？

FCC: federal communication commission 美國通信委員會(huì)

EMC: electro megnetic compatibility 電磁兼容

FCC 是個(gè)標(biāo)準(zhǔn)組織，EMC 是一個(gè)標(biāo)準(zhǔn)。標(biāo)準(zhǔn)頒布都有相應(yīng)的原因，標(biāo)準(zhǔn)和測(cè)試方法。

 

53、何謂差分布線？

差分信號(hào)，有些也稱差動(dòng)信號(hào)，用兩根完全一樣，極性相反的信號(hào)傳輸一路數(shù)據(jù)，依靠兩根信號(hào)電平差進(jìn)行判決。為了保證兩根信號(hào)完全一致，在布線時(shí)要保持并行，線寬、線間距保持不變。

 

54、PCB 仿真軟件有哪些？

仿 真 的種類很多， 高 速 數(shù) 字電 路 信 號(hào) 完 整 性 分 析 仿 真 分析(SI) 常 用 軟 件 有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

 

55、PCB 仿真軟件是如何進(jìn)行 LAYOUT 仿真的？

高速數(shù)字電路中，為了提高信號(hào)質(zhì)量，降低布線難度，一般采用多層板，分配專門的電源層，地層。

 

56、在布局、布線中如何處理才能保證 50M 以上信號(hào)的穩(wěn)定性

高速數(shù)字信號(hào)布線，關(guān)鍵是減小傳輸線對(duì)信號(hào)質(zhì)量的影響。因此，100M 以上的高速信號(hào)布局時(shí)要求信號(hào)走線盡量短。數(shù)字電路中，高速信號(hào)是用信號(hào)上升延時(shí)間來界定的。而 且 ，不 同種類的信號(hào)（如 TTL,GTL,LVTTL），確保信號(hào)質(zhì)量的方法不一樣。

 

57、室外單元的射頻部分，中頻部分，乃至對(duì)室外單元進(jìn)行監(jiān)控的低頻電路部分往往采用部署在同一 PCB 上，請(qǐng)問對(duì)這樣的 PCB 在材質(zhì)上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？

混合電路設(shè)計(jì)是一個(gè)很大的問題。很難有一個(gè)完美的解決方案。

一般射頻電路在系統(tǒng)中都作為一個(gè)獨(dú)立的單板進(jìn)行布局布線，甚至?xí)袑ｉT的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對(duì)射頻電路分布參數(shù)的影響，提高射頻系統(tǒng)的一致性。相對(duì)于一般的 FR4 材質(zhì)，射頻電路板傾向與采用高 Q 值的基材，這種材料的介電常數(shù)比較小，傳輸線分布電容較小，阻抗高，信號(hào)傳輸時(shí)延小。在混合電路設(shè)計(jì)中，雖然射頻，數(shù)字電路做在同一塊 PCB 上，但一般都分成射頻電路區(qū)和數(shù)字電路區(qū)，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

 

58、對(duì)于射頻部分，中頻部分和低頻電路部分部署在同一 PCB 上，mentor 有什么解決方案？

Mentor 的板級(jí)系統(tǒng)設(shè)計(jì)軟件，除了基本的電路設(shè)計(jì)功能外，還有專門的 RF 設(shè)計(jì)模塊。在 RF 原理圖設(shè)計(jì)模塊中，提供參數(shù)化的器件模型，并且提供和 EESOFT 等射頻電路分析仿真工具的雙向接口；在 RF LAYOUT 模塊中，提供專門用于射頻電路布局布線的圖案編輯功能，也有和 EESOFT 等射頻電路分析仿真工具的雙向接口，對(duì)于分析仿真后的結(jié)果可以反標(biāo)回原理圖和 PCB。同時(shí)，利用 Mentor 軟件的設(shè)計(jì)管理功能，可以方便的實(shí)現(xiàn)設(shè)計(jì)復(fù)用，設(shè)計(jì)派生，和協(xié)同設(shè)計(jì)。大大加速混合電路設(shè)計(jì)進(jìn)程。手機(jī)板是典型的混合電路設(shè)計(jì)，很多大型手機(jī)設(shè)計(jì)制造商都利用 Mentor 加安杰倫的 eesoft 作為設(shè)計(jì)平臺(tái)。

 

59、mentor 的產(chǎn)品結(jié)構(gòu)如何？

Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。

 

60、Mentor 的 PCB 設(shè)計(jì)軟件對(duì) BGA、PGA、COB 等封裝是如何支持的？

Mentor 的 autoactive RE 由收購得來的 veribest 發(fā)展而來，是業(yè)界第一個(gè)無網(wǎng)格，任意角度布線器。眾所周知，對(duì)于球柵陣列，COB 器件，無網(wǎng)格，任意角度布線器是解決布通率的關(guān)鍵。在最新的autoactive RE 中，新增添了推擠過孔，銅箔，REROUTE 等功能，使它應(yīng)用更方便。另外，他支持高速布線，包括有時(shí)延要求信號(hào)布線和差分對(duì)布線。

 

61、Mentor 的 PCB 設(shè)計(jì)軟件對(duì)差分線隊(duì)的處理又如何？

Mentor 軟件在定義好差分對(duì)屬性后，兩根差分對(duì)可以一起走線，嚴(yán)格保證差分對(duì)線寬，間距和長度差，遇到障礙可以自動(dòng)分開，在換層時(shí)可以選擇過孔方式。

 

62、在一塊 12 層 PCb 板上，有三個(gè)電源層 2.2v，3.3v,5v，將三個(gè)電源各作在一層，地線該如何處理？

一般說來，三個(gè)電源分別做在三層，對(duì)信號(hào)質(zhì)量比較好。因?yàn)椴淮罂赡艹霈F(xiàn)信號(hào)跨平面層分割現(xiàn)象?？绶指钍怯绊懶盘?hào)質(zhì)量很關(guān)鍵的一個(gè)因素，而仿真軟件一般都忽略了它。對(duì)于電源層和地層，對(duì)高頻信號(hào)來說都是等效的。在 實(shí) 際 中，除了考慮信號(hào)質(zhì)量外，電 源 平 面 耦 合 ( 利 用 相鄰地平面降低電源平面交流阻抗)，層疊對(duì)稱，都是需要考慮的因素。

 

63、PCB 在出廠時(shí)如何檢查是否達(dá)到了設(shè)計(jì)工藝要求？

很多 PCB 廠家在 PCB 加工完成出廠前，都要經(jīng)過加電的網(wǎng)絡(luò)通斷測(cè)試，以確保所有聯(lián)線正確。同時(shí)，越來越多的廠家也采用 x 光測(cè)試，檢查蝕刻或?qū)訅簳r(shí)的一些故障。對(duì)于貼片加工后的成品板，一般采用 ICT測(cè)試檢查，這需要在 PCB 設(shè)計(jì)時(shí)添加 ICT 測(cè)試點(diǎn)。如果出現(xiàn)問題，也可以通過一種特殊的 X 光檢查設(shè)備排除是否加工原因造成故障。

 

64、“機(jī)構(gòu)的防護(hù)”是不是機(jī)殼的防護(hù)？

是的。機(jī)殼要盡量嚴(yán)密，少用或不用導(dǎo)電材料，盡可能接地。

 

65、在芯片選擇的時(shí)候是否也需要考慮芯片本身的 esd 問題？

不論是雙層板還是多層板，都應(yīng)盡量增大地的面積。在選擇芯片時(shí)要考慮芯片本身的 ESD 特性，這些在芯片說明中一般都有提到，而且即使不同廠家的同一種芯片性能也會(huì)有所不同。設(shè)計(jì)時(shí)多加注意，考慮的全面一點(diǎn)，做出電路板的性能也會(huì)得到一定的保證。但 ESD 的問題仍然可能出現(xiàn)，因此機(jī)構(gòu)的防護(hù)對(duì)ESD 的防護(hù)也是相當(dāng)重要的。

 

66、在做 pcb 板的時(shí)候，為了減小干擾，地線是否應(yīng)該構(gòu)成閉和形式？

在做 PCB 板的時(shí)候，一般來講都要減小回路面積，以便減少干擾，布地線的時(shí)候，也不 應(yīng)布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。

 

67、如果仿真器用一個(gè)電源，pcb 板用一個(gè)電源，這兩個(gè)電源的地是否應(yīng)該連在一起？

如果可以采用分離電源當(dāng)然較好，因?yàn)槿绱穗娫撮g不易產(chǎn)生干擾，但大部分設(shè)備是有具體要求的。既然仿真器和 PCB 板用的是兩個(gè)電源，按我的想法是不該將其共地的。

 

68、一個(gè)電路由幾塊 pcb 板構(gòu)成，他們是否應(yīng)該共地？

一個(gè)電路由幾塊 PCB 構(gòu)成，多半是要求共地的，因?yàn)樵谝粋€(gè)電路中用幾個(gè)電源畢竟是不太實(shí)際的。但如果你有具體的條件，可以用不同電源當(dāng)然干擾會(huì)小些。

 

69、設(shè)計(jì)一個(gè)手持產(chǎn)品，帶 LCD，外殼為金屬。測(cè)試 ESD 時(shí)，無法通過 ICE-1000-4-2 的測(cè)試，CONTACT 只能通過 1100V，AIR 可以通過 6000V。ESD 耦合測(cè)試時(shí)，水平只能可以通過 3000V，垂直可以通過 4000V 測(cè)試。CPU 主頻為 33MHZ。有什么方法可以通過 ESD 測(cè)試？

手持產(chǎn)品又是金屬外殼，ESD 的問題一定比較明顯，LCD 也恐怕會(huì)出現(xiàn)較多的不良現(xiàn)象。如果沒辦法改變現(xiàn)有的金屬材質(zhì)，則建議在機(jī)構(gòu)內(nèi)部加上防電材料，加強(qiáng) PCB 的地，同時(shí)想辦法讓 LCD 接地。當(dāng)然，如何操作要看具體情況。

 

70、設(shè)計(jì)一個(gè)含有 DSP，PLD 的系統(tǒng)，該從那些方面考慮 ESD？

就一般的系統(tǒng)來講，主要應(yīng)考慮人體直接接觸的部分，在電路上以及機(jī)構(gòu)上進(jìn)行適當(dāng)?shù)谋Ｗo(hù)。至于ESD 會(huì)對(duì)系統(tǒng)造成多大的影響，那還要依不同情況而定。干燥的環(huán)境下，ESD 現(xiàn)象會(huì)比較嚴(yán)重，較敏感精細(xì)的系統(tǒng)，ESD 的影響也會(huì)相對(duì)明顯。雖然大的系統(tǒng)有時(shí) ESD 影響并不明顯，但設(shè)計(jì)時(shí)還是要多加注意，盡量防患于未然。